VHDL kód pre násobenie dvoch integerov

martinius96 · Napísal **martinius96**: 16.12.2017 15:49

Ahoj, mojou úlohou je navrhnúť VHDL kód, ktorý má byť parametrizovateľný pre vstupný počet parametrov:
Premenné:
A[n-1: 0], B [n-1: 0], Q [n-1: 0], C [1] a PC sú registre.
PC slúži ako počítadlo cyklov.
Mám používať C#Q#A pre zreťazenie registrov.
Algoritmus násobenia integerov:

Kód:

BEGIN
C#Q :=0 || PC:=n
WHILE(PC>0)
IF A(0) = 1 THEN
C#Q := Q+B
ENDIF
C#Q#A :=0 # SR1(C#Q#A)||
PC := PC - 1
END
END

Ešte mám k tomu obrázok násobenia integerov v binárnom kóde.
Neviem sa ani odraziť, ako mám formulovať ten kód, aby bol parametrizovateľný? Ako mám zapísať tie vstupné registre? Mám použiť štandardný in std_logic? Vďaka!
VHDL kód pre násobenie dvoch integerov

ado130 · Napísal **ado130**: 16.12.2017 17:14

Pod pojmom parametrizovateľný predpokladám majú na mysli, že šírka zbernice bude podľa nejakého parametra, tzn. pozri sa na generic - generic VHDL.

martinius96 · Napísal autor témy **martinius96**: 06.01.2018 21:26

Mám problém s test benchom:

Kód:

library IEEE;
use IEEE.Std_logic_1164.all;
use IEEE.Numeric_Std.all;

entity nasobenie_tb is
generic
     (
        DATA_WIDTH : natural := 4
     );
end;

architecture bench of nasobenie_tb is

  component nasobenie
     generic
     (
        DATA_WIDTH : natural := 2
     );
     port 
     ( 
        a      : in signed ((DATA_WIDTH-1) downto 0);
        b      : in signed ((DATA_WIDTH-1) downto 0);
        q  : out signed ((2*DATA_WIDTH-1) downto 0)
     );
  end component;

  signal a: signed ((DATA_WIDTH-1) downto 0);
  signal b: signed ((DATA_WIDTH-1) downto 0);
  signal q: signed ((2*DATA_WIDTH-1) downto 0) ;

begin

  -- Vlozenie hodnot pre parameter generic !!
  uut: nasobenie generic map ( DATA_WIDTH => DATA_WIDTH )
                          port map ( a          => a,
                                     b          => b,
                                     q     => q );

  stimulus: process
  begin
 a <= "00";
   b <= "00";
   wait for 10 ns;
    a <= "00";
   b <= "01";
   wait for 10 ns;
   a <= "00";
   b <= "10";
   wait for 10 ns;
   a <= "00";
   b <= "11";
   wait for 10 ns;
 a <= "01";
   b <= "00";
   wait for 10 ns;
    a <= "01";
   b <= "01";
   wait for 10 ns;
a <= "01";
   b <= "10";
   wait for 10 ns;
   a <= "01";
   b <= "11";
   wait for 10 ns;
 a <= "10";
   b <= "00";
   wait for 10 ns;
   a <= "10";
   b <= "01";
   wait for 10 ns; 
   a <= "10";
   b <= "10";
   wait for 10 ns;
   a <= "10";
   b <= "11";
   wait for 10 ns;
 a <= "11";
   b <= "00";
   wait for 10 ns;
   a <= "11";
   b <= "01";
   wait for 10 ns;
   a <= "11";
   b <= "10";
   wait for 10 ns;
   a <= "11";
   b <= "11";
   wait for 10 ns;
   end process; --koniec opisu procesov
 end bench; --koniec opisu architektury tb

Problém nastáva pri kompilácii Testbenchu, kedy nesedí generic downto, ale nechápem prečo.. V tb chcem mať 2-bitový integer a výsledok je 4-bitový integer. Kde je problém? Mám to dosť podobne zapísané aj v normálnom VHD kóde, kde mám 8 pre výsledok a 4 pre vstupné int a Waveform zbehne v poriadku, vykreslí sa.
Chybová hláška:

Kód:

# ** Fatal: (vsim-3420) Array lengths do not match. Left is 4 (3 downto 0). Right is 2 (3 downto 2).
#    Time: 0 ps  Iteration: 0  Process: /nasobenie_tb/stimulus File: D:/altera/13.0sp1/nasobenie/nasobenie_tb.vhd
# Fatal error in Process stimulus at D:/altera/13.0sp1/nasobenie/nasobenie_tb.vhd line 41
# 

ado130 · Napísal **ado130**: 06.01.2018 21:40

Raz je tam DATA_WIDTH ako 4 bitovy a raz ako 2, nemôže byť chyba v tom?

// Spojený príspevok Ned 07.01.18 9:25

Myslím, že to tak bude. Pretože v komponente si nastavil šírku 2 bity, ale pre signály a b q 4 bity. Následne si ich prepojil - už tu je divné že to nehučí chybu, ale následne sa snažíš priradiť 2bitove číslo do 4 bitoveho signálu.

VHDL kód pre násobenie dvoch integerov

Podobné témy