VHDL kód pre Rnon Snon preklápací obvod založený na NAND

martinius96 · Napísal **martinius96**: 23.11.2017 18:27

Ahojte, neviem nájsť nikde na internete VHDL kód (opis) pre takýto obvod.. R aj S je negované a je založený na NAND.. Viete mi poradiť? Našou úlohou nie je to naprogramovať, ale nájsť kód a k nemu urobiť "dokumentáciu" Neviem sa ďalej pohnúť. Ďakujem.
VHDL kód pre Rnon Snon preklápací obvod založený na NAND

VHDL kód pre Rnon Snon preklápací obvod založený na NAND

ado130 · Napísal **ado130**: 23.11.2017 20:59

Tá pravdivostná mi nepríde úplne OK, pretože pri 1 1 je nedefinovaný výstup.
K tomu VHDL čo očakávaš? Pretože tam máš len 2xNAND a žiadny FF, prípadne clk, takže ani process nemôžeš napísať, keďže ide čiste o kombinačnú logiku.

martinius96 · Napísal autor témy **martinius96**: 23.11.2017 21:08

Ten obrázok je z prednášky zo školy. Máme to urobiť podľa toho. Potrebujem ten kod skompilovať a následne spustiť vo Waveform funkcionálnu a časovú simuláciu. Máme si k tomu najsť kod online a ten potom v dokumentácii opísať, čo robí. Nie je to RS obvod ale Rneg Sneg VHDL kód pre Rnon Snon preklápací obvod založený na NAND

ado130 · Napísal **ado130**: 23.11.2017 21:45

Či tam dáš Rneg a Sneg alebo R a S a použiješ NAND miesto NOR je viac menej jedno. Píšeš wavefrom, takže potrebuješ napísať aj TB? VHDL sa nekompiluje.

martinius96 · Napísal autor témy **martinius96**: 23.11.2017 21:56

Poslal som RS NAND a vrátila mi to cvičiaca, že to nie je podľa zadania. Tak neviem..
Poslal som jej toto:

Kód:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity rs_nand is
Port ( 
      r,s,clk : in  STD_LOGIC;
      q,qb : inout STD_LOGIC
      );
end rs_nand;


architecture rs_nand_arch of rs_nand is

signal temp1,temp2:STD_LOGIC;

component nand21
port(
      a,b: in STD_LOGIC;
      y:out STD_LOGIC
      );
end component;

begin
n1: nand21 port map(a=>r,b=>clk,y=>temp1);
n2: nand21 port map(a=>clk,b=>s,y=>temp2);
n3: nand21 port map(a=>temp1,b=>qb,y=>q);
n4: nand21 port map(a=>q,b=>temp2,y=>qb);

end rs_nand_arch;


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity nand21 is
Port ( 
         a,b : in  STD_LOGIC;
         y : out  STD_LOGIC
      );
end nand21;

architecture nand_arch of nand21 is
begin
y <= a nand b;
end nand_arch;

ado130 · Napísal **ado130**: 23.11.2017 22:44

To si písal ty, či niekde našiel?
1. máš tam clk, ktorý v schéme nikde nie je
2. máš tam 4x NAND v schéme sú len 2

martinius96 · Napísal autor témy **martinius96**: 23.11.2017 23:11

Ja som iba hladal RS NAND obvod.. no nemôžem nájsť ten negovaný príklad s dvomi hradlami nikde. My sme sa neučili syntax písať, iba ju ''opisovať'' čo sa tam robí, čo je signál, čo je premenná a podobne.

ado130 · Napísal **ado130**: 23.11.2017 23:20

Tamto ti ani nemohlo nájsť ako RS, pretože to čo si navrhol/nakreslil/skopíroval je JK.
Skúsil si si tamto nakresliť?

martinius96 · Napísal autor témy **martinius96**: 23.11.2017 23:22

Stiahol som ho ako RS s tými premennými, ktoré tam sú. Neviem teraz ako ďalej.. kde by som našiel ten druh negovaného RS obvodu.. aby to bolo ok. Vedel by si mi pomôcť, kde to hľadať?

ado130 · Napísal **ado130**: 23.11.2017 23:27

Drobná oprava, nie je to JK, ten má ešte spätnú väzbu, ale RST.
Tak môžeš s len upraviť tamten popis čo máš, tzn. vymažeš 2xNAND.

Kód:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity rs_nand is
Port ( 
      r,s: in  STD_LOGIC;
      q,qb : inout STD_LOGIC
      );
end rs_nand;


architecture rs_nand_arch of rs_nand is

component nand21
port(
      a,b: in STD_LOGIC;
      y:out STD_LOGIC
      );
end component;

begin
n1: nand21 port map(a=>s,b=>qb,y=>q);
n2: nand21 port map(a=>r,b=>q,y=>qb);

end rs_nand_arch;


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity nand21 is
Port ( 
         a,b : in  STD_LOGIC;
         y : out  STD_LOGIC
      );
end nand21;

architecture nand_arch of nand21 is
begin
y <= a nand b;
end nand_arch;

V tomto popise predpokladám, že už budú chodiť na vstup Snot a Rnot, inak by bolo nutné použiť ďalší log. obvody (NOT, prípadne NAND so spojenými vstupmi, ...).
Každopádne toto je len VHDL popis daného obvodu a žiadne priebehy z toho nedostaneš priamo, potrebuješ ešte TB.

p.s. trochu mi príde zbytočné dávať nand ako komponentu

Kód:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity rs_nand is
Port ( 
      r,s: in  STD_LOGIC;
      q,qb : inout STD_LOGIC
      );
end rs_nand;


architecture rs_nand_arch of rs_nand is

begin
q = s NAND qb;
qb = r NAND q;
end rs_nand_arch;

martinius96 · Napísal autor témy **martinius96**: 23.11.2017 23:38

Výsledok:

Je zle S a R sú naopak.. podľa tej pravdivostnej tabuľky. Ak je S 1 tak Q=0 a ak je K 1 tak Q=1 a funguje mi to presne opačne, mám ich vymeniť?

ado130 · Napísal **ado130**: 23.11.2017 23:41

Znegovať vstupy.
Každopádne v tom 2. kóde mám "drobnú chybu", myslím, že tamto by nešlo syntetizovať.

Kód:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity rs_nand is
Port ( 
      r,s: in  STD_LOGIC;
      q,qb : inout STD_LOGIC
      );
end rs_nand;


architecture rs_nand_arch of rs_nand is

signal tmp_q, tmp_qb : STD_LOGIC;

begin
tmp_q = s NAND tmp_qb;
tmp_qb = r NAND tmp_q;

q <= tmp_q;
qb <= tmp_qb;

end rs_nand_arch;

martinius96 · Napísal autor témy **martinius96**: 23.11.2017 23:47

Ten druhý kód nejde syntetizovať + má dve chyby. Neviem ako negovať tie vstupy, viem, že sa to robilo cez not ale neviem na ktorom mieste a ako to použiť
VHDL kód pre Rnon Snon preklápací obvod založený na NAND

ado130 · Napísal **ado130**: 23.11.2017 23:55

Má tam byť "<=" namiesto "=", dole to mám správne.
Ako píšeš, môžeš použiť NOT, ale tým sa do schémy pridajú 2 komponenty, čo v orig. schéme nie je, takže povedal by som, že už sa očakáva negovaný vstup "z nejakého vonkajšieho obvodu". Ak to chceš robiť priamo tu, môžeš napísať not pred daný signál a ideálne spolu dať to zátvorky, alebo pridať 2 pomocné signály, znegovať S a R a následne pripojiť k NAND-om.

martinius96 · Napísal autor témy **martinius96**: 23.11.2017 23:59

ide to už dobre, pozrel som si zlý riadok

Ďakujem ti veľmi pekne za pomoc!

ado130 · Napísal **ado130**: 24.11.2017 0:02

Neviem aký SW používate, niektorý vie generovať VHDL kód zo schémy, možno aj to bola prioritná úloha? Nakresliť sch, z nej vygenerovať/prezrieť kód a priebehy.

martinius96 · Napísal autor témy **martinius96**: 24.11.2017 0:06

Máme Quartus verziu 13.0 sp1. Schémy nekreslíme, iba sa učíme, že VHDL je jazyk na opis správania, procesov a podobne. Úloha je iba mať VHD súbor, ktorý ten preklápací obvod reprezentuje.

// Spojený príspevok Pia 24.11.17 21:42

Mal by si k tomu aj Test Bench file? Vyzerá to tak, že v poslednej požiadavke zadania ho treba pre test (RTL simulation)

VHDL kód pre Rnon Snon preklápací obvod založený na NAND

Podobné témy